台积电近期在欧洲开放创新平台（OIP）论坛上宣布，电子设计自动化（EDA）工具和第三方IP模块已为台积电性能增强型N2P和N2X工艺（2nm级）技术做好准备。这使得各种芯片设计人员能够基于台积电的第二代2nm生产节点开发芯片，从而利用纳米片晶体管和低电阻电容器。
到目前为止，Cadence和新思科技（Synopsys）的所有主要工具以及西门子EDA和Ansys的仿真和电迁移工具都已为台积电的N2P制造工艺做好准备。这些程序已经通过N2P工艺开发套件（PDK）0.9版认证，由于使用此制造工艺的量产计划在2026年下半年进行，因此被认为足够了。
此外，第三方IP，包括标准单元、GPIO、SRAM编译器、ROM编译器、内存接口、SerDes和UCIe产品，现在以预硅设计套件的形式从各种供应商处获得，包括台积电自身、Alphawave、ABI、Cadence、新思科技、M31和Silicon Creations。2024年第四季度推出pre-silicon DK似乎恰逢其时。
台积电N2系列工艺技术相对于其前代产品的主要增强功能是纳米片GAA（全环绕）晶体管和超高性能金属绝缘体金属 （SHPMIM）电容器。
纳米片GAA晶体管的优势众所周知：它们可以通过调整通道宽度来定制高性能或低泄漏操作。至于SHPMIM电容器，旨在增强电源稳定性并促进片上去耦。据台积电称，SHPMIM电容器容量密度有望达到其前代产品的两倍以上。与前代产品相比，还将Rs（薄层电阻，以欧姆/平方为单位）降低50%，与早期设计相比，Rc（通孔电阻）降低50%。
虽然所有N2系列生产节点都具有这些优势，但与初代N2相比，N2P预计将提供更多改进：与初代N2相比，在相同功率和晶体管数量下，功耗降低5%~10%或性能提高 5%~10%。相比之下，N2X拥有比N2和N2P更高的FMAX电压，这实际上确保了设备的性能提升：数据中心CPU、GPU和专用ASIC。在IP级别上，N2P和N2X兼容，因此打算使用N2X的公司不必重新开发他们为N2P设计的任何内容。
在去年的欧洲OIP论坛上，台积电表示其N2工艺技术的生态系统正在进步，因为EDA工具和一些第三方IP已经通过台积电的认证。在今年的OIP活动中，台积电宣布，现在主要供应商的所有EDA程序不仅通过了初代N2认证，还通过了其改进版认证，这是一个重要的里程碑。
尽管台积电的密切合作伙伴（可以使用早期PDK和预生产EDA工具）一直在设计使用台积电N2系列工艺技术制造的处理器（比如，苹果），但没有大量资源的小型芯片设计人员不得不等到台积电及其合作伙伴开发出兼容的EDA程序和IP模块。现在，这些工具可以在N2P的0.9版PDK中使用，这表明N2P正在步入正轨。（校对/李梅）
