在台积电CoWoS先进封装产能持续紧张的背景下，英特尔正将EMIB（嵌入式多芯片互连桥，Embedded Multi-die Interconnect Bridge）与EMIB-T技术推向台前，作为AI芯片封装的关键替代方案。据韩国科技媒体ZDNet Korea报道，英特尔代工封装总监Kyu-oh Lee表示，EMIB采用小型局部硅桥，而非覆盖整个封装的全尺寸中介层，硅晶圆利用率可达90%以上，而基于中介层的方案利用率约为60%。
与全尺寸硅中介层“整片铺设”的思路不同，EMIB把小尺寸硅桥嵌入封装基板，只在芯片需要高密度互连的位置建立连接，其余信号仍走基板布线，从而大幅节省硅材料开销。英特尔官方资料还显示，EMIB可与Foveros结合组成EMIB 3.5D方案，进一步提升产品设计灵活性。这种有别于传统基于中介层的2.5D封装路线，被行业分析认为有望在超越摩尔时代扮演更重要的角色。
技术差异直接转化为成本优势。据供应链评估，EMIB-T与台积电CoWoS-L/R方案的成本差距最高可达50%。升级版EMIB-T则在硅桥中引入硅通孔（TSV）结构，用以实现垂直供电，该设计已获得业界的积极关注。良率方面，英特尔披露EMIB自2017年量产以来良率已达90%左右，EMIB-T封装良率也接近90%。
业界消息称，谷歌TPU v9系列中的HumuFish与TriggerFish有望采用英特尔EMIB-T封装，WhaleFish则预计继续使用台积电CoWoS-L；亚马逊同样计划将EMIB-T用于其自研AI芯片。
据Keybanc报告，联发科为谷歌定制的TPU v9x“Humu Fish”推理芯片已确认采用英特尔EMIB-T封装；联发科竞标Meta V3.5、微软Maia 400，以及博通竞标亚马逊AWS Trainium 4的方案中，EMIB-T均被纳入核心技术路径。另有报道称，亚马逊AWS的Trainium3将采用EMIB-T平台，谷歌计划在2028年前委托英特尔封装超过300万颗自研TPU。英特尔CFO大卫·津斯纳（Dave Zinsner）此前表示，EMIB相关客户将带来数十亿美元级别的年收入潜力。
联发科的“双封装策略”被视为行业趋势的代表——训练类AI芯片继续使用台积电CoWoS，推理类芯片采用英特尔EMIB，客户不再把宝押在单一封装平台上，而是按应用场景选择最优方案。
除了客户采用之外，AI芯片封装大型化为EMIB打开另一重增长空间。Kyu-oh Lee披露，2026年商用的AI芯片封装尺寸最大达120×120毫米，集成12个HBM（高带宽存储器）堆栈和超过20个EMIB硅桥；正在开发中的AI芯片封装目标为至少120×180毫米，集成16个以上HBM堆栈和至少38个硅桥；英特尔更远期的愿景，是240×240毫米封装集成超过32个HBM堆栈和70个以上EMIB硅桥。
图表解读：随着封装尺寸从120×120毫米向240×240毫米演进，单封装EMIB硅桥数量从20余个增至70个以上，HBM堆栈数量从12个增至32个以上；封装面积越大、互连点位越密集，硅桥需求水涨船高，这正是英特尔将技术路线图与AI封装大型化趋势绑定的核心逻辑。
硅桥用量的攀升也惠及供应链上游。据台媒此前报道，联电在中国台湾和新加坡的晶圆厂，正以成熟的12英寸晶圆工艺制造EMIB硅桥。
面对英特尔的攻势，台积电也在沿封装大型化方向推进CoWoS。据TrendForce数据，CoWoS-L预计2026年支持5.5倍掩膜尺寸的封装，可集成4个芯粒和12个HBM堆栈；到2028年扩展至14倍掩膜尺寸，容纳20个芯粒和20个HBM堆栈。
台积电先进封装技术暨服务副总经理何军此前在OCP APAC峰会上透露，5.5倍掩膜尺寸CoWoS已实现量产，硅中介层加工及键合良率在多家AI客户产品上稳定在98%以上，公司规划2028年量产14倍版本。TrendForce同时指出，英伟达与AMD的AI加速器已采用CoWoS-L，微软和AWS预计2027年导入；凭借技术成熟度和良率优势，CoWoS-L到2028年仍将保持AI芯片主流先进封装方案的地位。
有分析指出，EMIB-T若实现规模化落地，有望打破高端AI先进封装高度依赖CoWoS的单一供给格局，推动算力封装供给从单一厂商的产能扩张瓶颈，逐步走向多技术路线并行，并倒逼CoWoS持续迭代降本，中长期带动先进封装赛道成本中枢下行。
