2026年4月19日至23日，第37届IEEE CICC（全定制集成电路会议）在美国西雅图召开，模拟集成电路重点实验室在CICC 2026发表了9篇学术论文，所涉及研究内容包括高速和超高速模数转换器、高速数据接口、高精度射频锁相环、毫米波相位滤波移相器、隔离驱动电源芯片、俘能和功率管理芯片等。相关工作获得了西安电子科技大学杭州研究院和集成电路学院、模拟集成电路与系统教育部重点实验室、浙江模拟集成电路全省重点实验室、高性能集成电路设计重点学科研究中心等平台的支持。
CICC(Custom Integrated Circuits Conference)定制集成电路会议是由IEEE主办的国际顶级集成电路会议之一，在集成电路设计特别是定制模拟、数字、混合信号与射频电路设计领域具有广泛影响力。CICC通常汇聚全球领先高校、研究机构及产业界的顶尖专家学者，每年吸引大量来自世界各地的集成电路从业者参与，推动行业技术演进与前沿突破。
论文一
针对超大规模数据中心和云平台对高速高能效模数转换器的需求，为解决传统时间域ADC在高分辨率下转换速度受限等问题，实验室提出了一款单通道12GS/s 7位全异步逐次逼近型时间域ADC。提出的具有PVT鲁棒性的可编程时间放大器在流水线SAR-TDC进行级间放大，解决了传统死区及非理想效应导致的线性度和增益恶化等问题；通过异构分离粗细量化级步长实现方式，保持系统低失配的同时避免了复杂校准算法的硬件开销；提出了一种自适应增益前向校准技术，有效补偿了PVT引起的增益误差并消除了系统失调的影响。该工作在奈奎斯特输入频率下实现了44.9dB SFDR和34.9dB SNDR，有效分辨率带宽超过16.1GHz，具有较高的PVT鲁棒性，核心功耗仅为52.9mW。该工作结合了架构与算法的协同设计，实现了相近工艺节点下最快的单通道采样速率。
该工作以“A Single-Channel 12GS/s 7b Time-Domain ADC Incorporating Self-Adaptive Time Amplifier Achieving >16.1GHz ERBW in 28nm CMOS”为题，发表于2026年CICC的面向高速和人工智能应用的数据转换器技术（Data Converter Techniques for High-Speed and AI Applications）分会场。该论文第一作者为西安电子科技大学梁鸿志，通讯作者为西安电子科技大学朱樟明。
论文二
面向5G/6G毫米波相控阵系统对高精度移相与抗干扰能力的迫切需求，实验室提出了一种毫米波新型6位相位滤波移相器，有效降低了传统接收机架构的带外干扰敏感度。该器件在工作频带内保持低均方根（RMS）相位误差，同时有意在带外引入高RMS相位误差；由此产生的波束方向分离效应，使带内与带外信号在波束扫描过程中指向不同空间角度，并显著衰减带外信号幅度，从而增强系统带外抑制能力；为克服VGA输入/输出阻抗随增益调节发生变化的难题，引入了一种基于混合模拟/数字增益控制方案的阻抗不变VGA，并采用增益补偿级间匹配技术有效扩展了I/Q带宽。该移相器采用65 nm CMOS工艺流片，在29–40 GHz频段内实现了-6.2 dB峰值增益、<1.8° RMS相位误差及<0.38 dB RMS增益误差，首次在移相器架构中实现了的相位滤波特性。
该工作以“A 29–40 GHz 6-Bit Phase Filtering Active Phase Shifter with <1.8°/<0.38 dB RMS Phase/Gain Errors for 5G Millimeter-Wave Spatial-Filtering Receivers”为题，发表于2026年CICC的无线收发机与射频/毫米波电路与系统（Wireless Transceivers and RF/mm-Wave Circuits and Systems）分会场。该论文第一作者为西安电子科技大学张涛，通讯作者为西安电子科技大学刘晓贤。
论文三
面向高速有线数据传输对宽频带范围、高线性时钟相位调节电路的迫切需求，实验室提出了一款 7-bit 相位插值器，其工作频率范围覆盖 1.6–16 GHz，峰峰值积分非线性优于 1 LSB。该设计提出了一种恒定负载单元，大幅降低了传统电流模相位插值器（CMPI）中的负载调制效应，同时采用了数字校准抑制传统CMPI中的固有系统非线性。得益于所提出的恒定负载单元，数字校准采用片上综合逻辑实现，测试中无需数字码修调，相比于传统基于查找表的逐点数字校准，该设计大幅降低了数字校准的工作量。基于 28-nm CMOS 工艺，该设计在 10x 相对带宽范围内实现了稳定且高精度的相位插值性能。在已报道的相关研究中，该工作实现了最宽的工作频率范围，并取得了最优的平均线性度。
该工作以 “A 1.6-to-16 GHz Sub-1-LSB INLpp 7-bit Phase Interpolator Using Constant-Load Unit with Trimming-Free Digital Calibration in 28-nm CMOS” 为题，发表于 2026 IEEE CICC 的有线通讯与光通讯（Wireline and Optical Communications）分会场。论文的第一作者为西安电子科技大学博士研究生苏宪霆，通讯作者为西安电子科技大学赵潇腾。
论文四
面向通信、高速仪器等领域的高速数据转换需求，针对高速高精度模数转换器的性能受限、校准复杂度高、能效低等问题，实验室提出了一款12位4GS/s高速高精度流水线TI-SAR混合型模数转换器。提出了一种基于无源采样保持电路的时域交织MDAC技术，在不引入采样偏斜误差的同时大幅增加了余量放大时间，从而突破了流水线TI-SAR混合架构的速度瓶颈；提出了一种结合位权重与失调校准的后台校准技术，通过数据复用降低了校准复杂度。在4GS/s的采样率下，奈奎斯特输入频率时，实现了77.9dB的SFDR和58.3dB的SNDR，实测功耗为79.8mW，能效优值FOMS为162.3dB。该工作是目前已知速度最快的12位流水线TI-SAR混合型模数转换器。
该工作以“A Timing-Skew-Free 12-bit 4-GS/s Pipelined TI-SAR ADC with a T/H-Based TI MDAC and a Combined Bit-Weight and Offset Background Calibration”为题，发表于2026年CICC的先进流水线和逐次逼近型模数转换器（Advanced Pipelined and SAR ADCs）分会场。该论文第一作者为西安电子科技大学博士研究生曹越，通讯作者为西安电子科技大学沈易。
论文五
针对高压功率器件对紧凑型高效隔离驱动方案的需求，解决传统方案中隔离电源与驱动电路分立、体积大、效率受限的问题，实验室提出一款基于单变压器架构的自供能隔离栅极驱动器。该设计将隔离功率转换与驱动功能集成于单一变压器，可实现最高3W的功率输出，在开关频率达200kHz时驱动846nC栅极电荷，峰值效率达到62.6%。其核心创新包括：（1）采用单变压器架构，实现功率与信号隔离的高度集成；（2）提出边沿触发频移键控调制技术，在确保功率与数据传输互不干扰的同时实现高调制深度；（3）引入同步调节技术，有效抑制开关过程中的瞬态电压跌落。该芯片采用0.18μm BCD工艺流片，在实现紧凑布局的同时，具备高效、可靠的栅极驱动性能，适用于SiC与IGBT等功率器件。是首款集成电源式隔离驱动芯片。
该工作以“A 200kHz Self-powered Isolated Gate Driver for SiC and IGBT with Synchronous Regulation of 62.6% Efficiency”为题，发表于2026年CICC的高压功率电路（High Voltage Power）分会场。该论文第一作者为西安电子科技大学刘阳。
论文六
面向低功耗自供能系统的热电能量收集需求，针对传统 MPPT存在反馈复杂、跟踪慢、输入范围窄、超低压效率低等瓶颈，实验室提出一款基于斜率电压比锁定（SVRL）的无反馈热电能量收集芯片，实现2.5 mV–750 mV宽输入与极低静态功耗的高效能量俘获。团队首创无反馈斜率电压比锁定（SVRL）MPPT 机制，通过锁定输入电压与其斜率的比值即可实现最大功率点自动跟踪，彻底摆脱反馈环路与时钟依赖，支持连续能量采集与快速收敛。基于0.18 μm CMOS工艺的流片结果显示，静态电流低至25.5 nA，冷启动电压低至89 mV，输入覆盖2.5 mV–750 mV，适配从体表微温差到工业高温差的全场景热源。该芯片MPPT峰值效率达99.9%。该工作首次实现了连续MPPT跟踪与转换器开关控制解耦，实现了超低压和宽输入范围热电能收集。
该工作以“Feedback-Free Slope-to-Voltage Ratio MPPT Decoupled from TON Generator for Thermoelectric Energy Harvesting with 2.5 mV–750 mV Input Range”为题，发表于2026年CICC的电源管理（Power Management）分会场。该论文第一作者为西安电子科技大学王修登，通讯作者为西安电子科技大学钱利波。
论文七
面向自供能物联网传感系统的压电能量收集需求，针对传统多级转换损耗高、俘能效率与纹波难以兼顾、MPPT收敛慢、抗振动干扰弱等难题，实验室提出一种单级同步开关阻抗匹配Buck-Boost整流器，实现整流、MPPT、输出稳压三合一集成与低输出纹波高效收集。提出全振动周期等间隔能量提取机制，将压电能量均匀输送至负载，从拓扑根源抑制输出电压波动；提出同步开关阻抗匹配MPPT 方法，通过动态调节Buck-Boost等效输入阻抗实现最佳阻抗匹配；采用单级功率级一体化架构，替代传统 “整流 + MPPT + 稳压” 三级级联结构，大幅降低级联损耗并低纹波输出稳压。芯片的静态电流仅68 nA，MPPT 峰值效率 99.9%，端到端效率高达 93.3%，输出纹波低至15 mV，最高输出功率为全桥整流器理论最大值的9.14 倍，在单级稳压型压电收集方案中实现最高端到端效率、最低纹波、最快收敛速度的综合性能突破。
该工作以“A Single-Stage Synchronous Switch Regulating Rectifier with 93.3% End-to-End Efficiency and 15mV Output Ripple for Piezoelectric Energy Harvesting”为题，发表于2026年CICC的电源管理（Power Management）分会场。该论文第一作者为西安电子科技大学王修登，通讯作者为西安电子科技大学钱利波。
论文八
为满足射频直采相控阵雷达等先进电子系统对高纯净度采样时钟的迫切需求，突破传统锁相环噪声难以进一步优化的瓶颈，实验室提出了一款10GHz超低抖动采样锁相环。该设计采用双边沿采样鉴相器，在单个参考周期内执行两次采样操作，显著提升了等效鉴相增益，有效抑制了带内噪声贡献；设计了基于变压器的串并联谐振压控振荡器，通过内置不对称8字形内电感，实现了耦合系数的灵活调谐，获得了优异的带外噪声性能。在10GHz输出频率下，实测10kHz~100MHz积分范围内的均方根抖动为12.8fs，参考杂散为-76.7dBc，品质因数FoMJ为-257.8dB，综合性能处于国际领先水平。
该工作以“A 10GHz Double-Edge Sampling PLL with 12.8fsrms Jitter and -257.8dB FoMJ in 65nm CMOS Process”为题，发表于2026年CICC的锁相环与倍频器技术 (Techniques for Phase-Lock Loops and Frequency Multiplier) 分会场。该论文第一作者为西安电子科技大学步枫，通讯作者为西安电子科技大学孙德鹏。
论文九
针对低压工作环境下晶体管导通电阻增大与传播延迟上升所导致的锁相环性能恶化问题，实验室提出了一款基于0.65V电源电压的10-21.5GHz超宽带高精度锁相环。为应对低压导致的鉴相增益下降问题，提出了基于单个时间放大器的采样鉴相器，在扩展增益的同时降低了电路噪声；为突破多模分频器的速度瓶颈，提出了具有内置重定时功能的双模分频单元，有效提升了最高工作频率。在250MHz输入和10-21.5GHz输出下，实现了41.3-67.3fs的积分抖动和-255dB的峰值FoMT，实测功耗为10.5-25.7mW，全频带参考杂散低于-67dBc，在低压环境下实现了优越的抖动和能效。
该工作以“A 0.65V 10-to-21.5GHz Time-amplifying-based Sampling PLL Achieving 41.3-67.3fs jitter and -255dB Peak FoMT”为题，发表于2026年CICC的锁相环与倍频器技术（Techniques for Phase-Lock Loops and Frequency Multiplier）分会场。该论文第一作者为西安电子科技大学孙德鹏，通讯作者为西安电子科技大学刘术彬。
