力挺台积电 2 纳米发展，新思科技 EDA 解决方案助缩短上市时程

台积电 2023 技术论坛表示，旗下 2 纳米制程 2025 年推出之际，将是全世界最领先的先进制程，新思科技宣布与台积电合作，满足新一代系统单芯片 (SoC) 严格设计目标，台积电最先进 N2 制程提供数位与客制化设计 EDA 流程。

新思科技指出，相较 N3E 制程，台积电的 N2 制程采用纳米片 (nanosheet) 电晶体结构，在相同功耗下可提升速度达 15% ，或在相同速度下可减少 30% 的功率，同时还能提高芯片密度。新思科技对整体 EDA 技术的大量投入让设计人员能够快速启动 N2 制程设计，不仅为 SoC 带来差异化同时也能缩短上市时程。

台积电设计基础架构管理部负责人Dan Kochpatcharin 表示，台积电与新思科技协助双方客户在台积电最先进的 N2 制程中透过新思科技完整的 EDA 解决方案，实现一流的设计结果。双方长期的合作帮助创新者在各式应用中满足或超越最严苛的产品设计目标；这些应用包括高效能运算、行动和人工智能等。

新思科技 EDA 事业群策略与产品管理副总裁 Sanjay Bali 说，新思科技和台积公司持续推进半导体技术，在最新的 N2 制程上挑战设计物理的极限。在台积电 N2 制程中运用新思科技数位与客制化设计流程能让设计人员大大受惠于台积电 N2 制程的先进功能，并缩短上市时程。

新思科技强调，获认证的 EDA 和 IP 解决方案在台积电 3 纳米制程技术的成功，建立了双方在 N2上的合作基础，迄今已有数十家业界领先公司借此成功实现投片 (tape-out)。新思科技的客户可仰赖经认证的数位与客制化设计流程、新思科技基础 IP 和介面 IP 以及新思科技芯片生命周期管理 (SLM) 的芯片内 (in-chip) 制程、电压和温度 (PVT) 监控 IP 来提升 N3 设计。而有意将 N4 和 N5 设计转移到 N3E 的设计人员则可利用新思科技 EDA 类比迁移流程，有效率地在不同制程节点中重复使用同一设计。