中国上海，2026 年 5 月 12 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布进一步拓展其与台积公司（TSMC）长期以来的合作关系，旨在加速 AI 驱动的半导体创新。此番合作将为基于 TSMC N3、N2、A16™ 和 A14 制程工艺的前沿 AI 芯片提供 IP、签核就绪的端到端设计基础设施以及经过认证的先进流程。双方此次深化合作将帮助客户减少迭代次数，提升面向设计技术协同优化（DTCO）的先进 AI 与高性能计算（HPC）设计之间的关联性，从而以更大的信心加速芯片上市。早期客户和主流企业正积极采用 TSMC 3 纳米或 2 纳米工艺进行设计，充分彰显了此次合作的市场影响力。
“AI 芯片在先进节点上的创新，需要一种覆盖整个设计周期并可从 SoC 扩展到小芯片（chiplet）和 3D-IC 架构的签核就绪方法，”Cadence 高级副总裁兼总经理 Chin-Chi Teng 表示，“通过与 TSMC 合作，我们正在推进‘让设计成就 AI，让 AI 驱动设计’的战略，将经过认证的流程与经过硅验证的 IP 相结合，并构建代理就绪的基础设施，从而在复杂性持续增长的情况下，帮助工程师提升生产力。”
“AI 计算工作负载日益增长的需求与不断压缩的设计周期，促使我们采用先进、高能效的硅技术、精简的设计流程以及经过硅验证的 IP，”TSMC 生态系统与联盟管理事业部总监 Aveek Sarkar 表示，“通过与 Cadence 等 Open Innovation Platform® (OIP) 开放创新平台生态系统伙伴携手合作，我们赋能客户，使他们能够自信地运用 TSMC 最新的工艺技术和 3DFabric® 先进封装解决方案，设计尖端芯片，把握 AI 驱动创新的变革性机遇。”
让设计成就 AI：经过硅验证的 IP 及经认证的端到端设计流程
Cadence 针对 TSMC N2P 工艺提供了丰富的 IP 产品组合，其中包括 DDR5 12.8G MRDIMM、PCIe® 6.0、LPDDR6/5X 14.4G 和 HBM4E 16G。Cadence® Artisan® 基础 IP 先进节点产品组合现已应用于采用 TSMC N3 工艺的量产设计中。
Cadence 为半导体团队提供经认证的端到端 EDA 流程，涵盖从先进节点 SoC 到小芯片 (chiplet) 和 3D-IC 设计。具体功能和解决方案包括：使用 Innovus™ Implementation System 进行设计实现；使用 Virtuoso® Studio 和 Spectre® Simulation Platform 进行定制/模拟实现与仿真；使用 Celsius™ Thermal Solver、Voltus™ IC Power Integrity Solution 和 EMX® Planar 3D Solver 进行热分析；以及 Tempus™ Timing 和 ECO Solution、Quantus™ Extraction Solution、Liberate™ Characterization Portfolio 和 Pegasus™ Verification System 等签核技术。上述所有流程均已获得 TSMC N2 和 A16 工艺认证，双方还在就 A14 PDK 持续合作，以加速 AI/HPC 应用达成流片质量结果的收敛。此外，Genus Synthesis Solution 已支持这些工艺技术，双方还在就 Clarity™ 3D Solver 开展持续合作。
针对 3D-IC 和异构集成，Cadence Integrity™ 3D-IC Platform 支持面向堆叠芯片的 TSMC-COUPE™ 参考流程，同时 Virtuoso Studio 的异构集成方法增加了对硅光子技术的支持。Celsius 兼顾热影响的流程可供使用，其中包括使用 Virtuoso 设计 PIC 布局以及借助 EMX 进行信号完整性分析。此外，该平台还支持针对异构系统进行质量检查与物理验证，相关功能由 Pegasus Verification System 提供。
让 AI 驱动设计：“代理就绪”的基础设施
Cadence 的代理式 AI 将 EDA 工作流程从传统的逐个工具操作转变为目标驱动的代理式执行，大幅提升了 AI 半导体和 3D-IC 设计的生产力。通过与 TSMC 合作，Cadence 正在准备“代理就绪”的设计流程、优化引擎和签核基础设施。这些能力使 AI 系统能够将领域推理与基于物理的分析相结合，推动设计各环节中 PPA 与可靠性权衡的收敛。
“新一代 AI 芯片的规模和复杂性不断增加，要求我们重新定义设计方法，将加速计算与代理式 AI 整合到芯片设计周期的每个阶段，”NVIDIA 计算工程副总裁兼总经理 Tim Costa 表示，“通过与 Cadence 的合作，NVIDIA 正在不断优化其设计团队和全球半导体生态系统所需的 EDA 工具，从而提升性能并加速交付全球最先进的 AI 架构。”
增强版 Genus Synthesis Solution、Innovus Implementation System 以及 Cadence Cerebrus® Intelligent Chip Explorer 内置 AI 驱动的实现技术，针对 TSMC 面向 DTCO 的 NanoFlex™ Pro 标准单元架构经过优化，支持用户在版图规划和布局布线阶段对速度和功耗效率进行精细调整。此外，前端布局和后端布线规则提高了布线前后结果的相关性；同时，TSMC A16 Super Power Rail 技术通过在芯片背面布设电源网络，实现了更密集、更快速的设计。
在定制设计方面，Cadence 已将代理式 AI 嵌入到 Virtuoso Studio 流程中，针对 TSMC 工艺技术进行电路优化，其中包括 N2 到 A14 模拟设计迁移流程。
客户对 3 纳米与 2 纳米工艺热情高涨
众多客户正在采用 TSMC 3nm 和 2nm 工艺技术进行芯片设计且进展顺利，充分体现了上述技术在 AI 和高性能计算生态系统中的广泛采用。这种热情进一步印证了认证流程、硅验证 IP 及签核就绪基础设施对于更快、更可靠地交付新一代 AI 芯片的重要作用。
“随着 AI 和高性能计算工作负载日益增长，市场对能够通过先进工艺节点交付的高效计算平台的需求也随之增加，”Arm 云端 AI 业务单元上市副总裁 Eddie Ramirez 表示，“生态系统内的协作——包括 Cadence 与 TSMC 等领先设计与制造合作伙伴之间的协作——对于助力 AI 和 HPC 部署的新一代基于 Arm 的基础设施至关重要。”
“Positron 正在开发一款专用的 AI 推理加速芯片，该芯片针对 Transformer 工作负载进行了优化，既需要尖端工艺技术，也需要高带宽互联能力，”Positron 首席技术官 Thomas Sohmers 表示，“通过在 TSMC N3P 工艺节点上使用 Cadence 的 PCIe 6.0 SerDes IP，我们能够自信地集成经过硅验证的高速接口。Cadence 与 TSMC 的合作，以及 Cadence 的前端设计工具（包括 Genus Synthesis Solution 和 Innovus Implementation System），为我们提供了可靠、成熟且高度可预测的流片路径，这恰好满足了我们快速将第二代推理加速器推向市场的需求。”
